„„„„„Composants combinatoiresMultiplexeurDécodeurComparateurAdditionneurMémoire morteandre.stauffer@epfl.chMultiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validationMUX00S0 GS1 1 3nEN END0 0 Y YD1 1D2 2D3 3symbole CEI 1Multiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validationoperation description EN S1 S0DISABLE Y=0 0 - -SELECT0 Y=D0 1 0 0SELECT1 Y=D1 1 0 1SELECT2 Y=D2 1 1 0SELECT3 Y=D3 1 1 1table des opérations Multiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validationsymbole VHDL 2Multiplexeur (MUX)spécification d’entitéMultiplexeur (MUX)architecture concurrente avec assignement conditionnel3Multiplexeur (MUX)schéma RTL (niveau transfert de registre) Multiplexeur (MUX)architecture concurrente avec assignement sélectionné4Multiplexeur (MUX)schéma RTL (niveau transfert de registre) Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validationX/YS0 1 0 Y01 Y1S1 22 Y23EN EN Y3symbole CEI 5Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validationEN S1 S0operation descriptionDISABLE Y(3:0)=0000 0 - -DECODE0 Y(3:0)=0001 1 0 0DECODE1 Y(3:0)=0010 1 0 1DECODE2 Y(3:0)=0100 1 1 0DECODE3 Y(3:0)=1000 1 1 1table des opérations Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validationschéma VHDL6Décodeur (X/Y)spécification d’entitéDécodeur (X/Y)architecture concurrente avec assignement sélectionné7Décodeur (X/Y)schéma RTLDémultiplexeur (DMUX)Démultiplexeur 1 à 4DMUX0S0 0 0 Y0G 1 Y1S1 1 32 Y23EN ...